周立峰開始進入狀態，語速加快。
“現在行業內都知道，華興海思能設計出頂尖的晶片，靠的不是Synopsys、Cadence他們的最新版工具，而是我們自己的‘華興EDA’。
這就產生了強大的標杆效應和好奇心。
很多客戶，尤其是國內那些被‘卡脖子’卡怕了的公司，幾乎是主動找上門來，想看看我們到底有什麼‘神仙法寶’。”
陳默微微點頭，這一點在他的預料之中。
技術上的絕對領先，是最好的市場敲門磚。
周立峰繼續道：
“我們的EDA工具鏈，覆蓋了晶片設計的全流程，這一點已經得到了海思專案的充分驗證。
為了銷售和客戶理解的方便，我們參照行業慣例，也把我們龐大的工具鏈劃分成了三大類模組來推向市場。”
他拿出隨身攜帶的平板電腦，快速調出資料，但沒有直接遞給陳默，而是用語言清晰地闡述：
“第一大類，是前端設計。主要涉及晶片的邏輯和功能設計，包括：
設計與輸入工具：支援Verilog、VHDL等硬體描述語言，也集成了我們自己開發的一些高效建模環境。
邏輯綜合工具：能把設計師的RTL程式碼，高效地轉換成基於特定晶片工藝庫的門級網表，這是決定晶片效能、面積和功耗的關鍵一步。
功能模擬與驗證工具：包括動態模擬和靜態時序分析，確保晶片在流片前，邏輯功能是正確的，時序是滿足要求的。
我們的混合模擬速度，在部分場景下已經超越了傳統三巨頭的工具。
形式驗證工具：這是高階晶片設計的剛需，用數學方法證明設計在不同階段（比如RTL和網表之間）的功能一致性，比模擬更徹底，可靠性極高。”
陳默聽著，偶爾端起茶杯喝一口，沒有說話。
“第二大類，是後端設計，也就是晶片的物理實現。
這是最難，也是技術壁壘最高的部分，直接決定了晶片能不能製造出來，效能如何。包括：
佈局規劃工具：規劃晶片核心（Die）的大小，各個功能模組的位置，以及輸入輸出和電源介面的擺放。
佈局工具：把綜合後成千上萬個邏輯閘，合理地放置在晶片版圖上。
時鐘樹綜合工具：構建時鐘網路，確保時鐘訊號能同步、低偏差地到達每一個需要它的時序單元，這是晶片穩定工作的基礎。
佈線工具：用金屬線把所有放置好的單元，按照電路邏輯連線起來。我們的佈線工具在先進工藝下，繞線能力和時序最佳化效果非常突出。
物理驗證：這是保證流片成功的‘守門員’，包括：
DRC（設計規則檢查）：確保版圖符合晶圓廠的製造工藝規則。
LVS（版圖與電路一致性檢查）：確保畫出來的版圖，和設計的電路網表是完全一致的。
ERC（電氣規則檢查）：檢查潛在的電氣問題。
寄生引數提取工具：從完成的版圖中提取導線帶來的電阻、電容等寄生效應，用於更精確的時序和功耗分析。”
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